EasylogicECO 可使用标准单元、备用单元（包括 filler 单元和门阵列）以及被替换的标准单元来构建补丁电路，并依据用户提供的备用单元物理信息，对补丁进行时序优化。

输入文件

1. RTL 设计文件  

2. 门级网表（Verilog）  

3. 标准单元库（Liberty 格式）  

根据具体设计需求额外必需的输入文件  

1. SVF 或 VSDC 文件（用于时序/仿真）  

2. 物理设计文件（DEF、LEF）  

EasylogicECO 输出文件  

1. 满足 ECO 功能的网表  

2. 用于后续 ECO 实现的第三方工具脚本

EasylogicECO 相较于传统 ECO 方案具有显著优势：其颠覆性算法能够更充分地利用备用资源，加速整体操作流程。

值得关注的是，EasylogicECO 能实现大规模的功能变更。测试数据显示，EasylogicECO 平均比传统方案节省约 30% 的实例资源，部分案例甚至可达10倍以上，工具运行时间同样提升逾 10 倍，且随着设计规模的增大，速度提升幅度进一步扩大。