Patch Logic Generation
逻辑补丁生成流程涉及RTL设计变更后到实际生成逻辑补丁之间的各项工作。
该流程的核心在于：识别出设计中可被替换的网表和逻辑门，并以最少数量的新增逻辑门生成与修订后RTL功能等价的逻辑电路。
此流程的具体细节如下所述。
挑战
补丁逻辑生成面临的挑战
业务挑战
上市时间压力
设计验证成本
跨团队协同效率
功能未按需变更对下游生态的潜在冲击
技术挑战
基于RTL变更实现门级网表修改
通过信号追踪精准定位最优ECO修改点
实现最小补丁尺寸，减少对时序和物理布局的影响
实现最短ECO周转时间
与现有设计流程无缝集成
成功关键
ECO 成功的关键在于，用较短的周转时间，尽可能地保留当前的设计网表，使其改动最小，就也是 EasylogicECO 遵循的原则。
解决方案
奇捷科技ECO解决方案优势
最小补丁尺寸
使用了独创的全自动算法，将ECO全流程整合为统一解决方案，涵盖从分析修订后的RTL代码到同步生成补丁逻辑及下游设计阶段所需约束文件的全过程。通过创新性的形式验证算法，在保证结果准确性的同时显著提升流程效率。
其引导式执行机制可有效规避关键设计阶段的人为操作失误。用户既可分步验证各环节结果，也可通过单次集成运行完成整个ECO流程，大幅节省手动迭代时间。
缩短ECO周转时间
ECO 的整体交付周期受多个关键因素影响：设计准备时间、工具运行时间、下游布图与布线（P&R）运行时间以及结果验证时间等。奇捷科技ECO解决方案针对大规模电路的ECO也可以在很短时间内完成，能够在几乎不增加工具运行时长的前提下完成任务。
此外，通过物理感知方案能够生成高度优化的 ECO 补丁，只在极少数金属层上进行改动，从而实现顺畅的布图布线（P&R）收敛。通过对 ECO 流程每个环节进行速度与可扩展性的综合优化，最终显著缩短整体交付时间。
工具操作简单，自动化程度高
• 针对任何ECO项目均有标准的全自动流程，几乎无需针对不同项目进行特别设定
• 可以以脚本控制的batch模式执行
功能一览表
基于RTL的ECO设计流程
G2G的ECO方法往往容易产生的错误ECO点以及不可控的超长周转时间，奇捷科技基于RTL的ECO设计流程通过对修订后RTL代码与原始RTL代码的功能比对，以确保二者间的差异能够准确反映用户功能变更的真实意图。
该方案将完整的系统模块作为输入电路，使工程师无需将设计分割为更小的模块，并且能够精确地掌握ECO点的位置与功能。
识别ECO目标方面有更高的准确性
R2R比较可以避免在G2G中容易发生的功能识别错误，并避免网表准备过程中，由于综合工具采用不同的综合策略而导致的不等点误判，此外，在G2G比较中，等价性检查可能会导致工具运行意外中止。因为修改后的逻辑功能可能会改变综合网表与原始网表的算术逻辑架构。相比之下，R2R在识别ECO更改点方面会是一种更高效的方法。即使网表经过了如下变更，仍能自动在网表中精确定位相应RTL设计功能的过程：
综合过程中的大量优化
层次结构的扁平化
信号名称的移除
逻辑的复制与实例化
跨层次结构的逻辑遍历
额外逻辑的插入
时序与布局的依赖关系
生成最小化的补丁逻辑
生成最小化补丁逻辑的过程涉及几个关键步骤：
准确捕获ECO意图
在原始网表中识别合适的ECO点
分析每个ECO点对应的补丁功能
对补丁逻辑和路径延迟进行深度优化
在许多情况下，最佳的ECO变更点并非设计者预期的网表位置。于RTL设计差异的分析为ECO策略提供了更准确的行动指南。全面识别RTL代码转换为门级网表的RTL映射和优化操作，对于识别下游ECO更改点至关重要，最终将通过优化补丁逻辑来实现更小的补丁数量。
遵从原始设计约束
工具将完全遵循原始设计的所有要求，包括重复性布局的变更、穿透式（feed-through）修改、跨层级的边界优化、跨时钟域或电源域的ECO操作（例如管理时钟门控和电源隔离单元），以及对7纳米或5纳米等先进工艺节点中特定设计规则的遵守。
支持形式验证
ECO过程会为下游的形式验证生成参考信息，用户可将其转换为适用于自选验证工具的约束。这些参考信息包含ECO网表映射和优化的详细信息。
适用于ASIC设计全流程的ECO需求
该解决方案适用于整个ASIC设计周期，包括DFT、布局布线（P&R）、最终版图，乃至掩膜（post-mask）完成后的各种场景。
与现有设计流程无缝集成
该工具采用标准数据接口格式，易于集成，使用户能够快速高效地将其融入现有的工具链中。