Functional ECO 是用于修改现有ASIC设计流程的解决方案，通常在设计流程的后期（P&R完成后，甚至在掩模完成后）对芯片网表的逻辑功能进行修改。其目标是通过修改现有网表的一部分，以与修订后的ASIC功能保持一致，同时保留大部分网表的完整性。

通过在已有网表上添加补丁的方式改变逻辑功能，能够为项目节省大量时间。当 ASIC 设计进入post‑layout阶段时，如果要通过重新综合把修改后的 RTL 再生成网表，并重新走完整个 ASIC 设计流程（从综合、布局、布线到时序收敛），需要耗费大量时间，导致项目延迟。Functional ECO 通过在后期直接对网表打补丁，避免重走整个设计流程，显著减少项目延迟。

使用场景包括：在需要修改芯片逻辑功能时，修复设计缺陷，新增特性或提升芯片性能。

功能 ECO 可在设计流程的任意阶段甚至流片后使用。不过，ECO 的实现方式会随所处阶段的不同而存在差异：

布局完成前：可用资源基本不受限制，几乎可以自由进行逻辑补丁。  

布局完成后：只能利用为 ECO 预留的备用资源进行修改，由于备用资源数量有限，功能性改动的规模也随之受到约束。