可以。扫描链、MBIST 等测试电路在 ECO 过程中不会受到影响。EasylogicECO 会根据新网表的需求生成 SDFF，并将其插入到相应的扫描链中。

了解更多信息，请查阅技术文档《执行功能性 ECO 时的扫描链修复》。

可以。EasylogicECO 采用独特的逆向分析技术，能够在门级网表中识别出 RTL 综合时被移除的信号，从而选取最优的 ECO 点，确保 ECO 任务顺利完成。

用时少：帮助团队在最短的周转时间内完成 ECO 任务，避免设计周期的延误。  

补丁小：使用突破性基于 RTL的 ECO 算法，自动在网表上生成最小化的逻辑修改，确保修改后的网表与更新后的 RTL 功能保持一致。  

了解更多，请参阅技术文档《基于RTL以及全模块操作的功能性ECO设计方法论》。

EasylogicECO 会根据设计师对 RTL 代码的功能修改，自动对相应的门级网表进行改动，使得修改后的门级网表功能与更新后的 RTL 代码保持一致。它通过改变门级网表中标准单元的连线，新增或删除单元，并在此基础上寻找最小规模的逻辑改动方案。

了解更多，请参阅技术文档《基于RTL以及全模块操作的功能性ECO设计方法论》。

EasylogicECO 会结合 10 nm 及以下先进工艺的特性和设计需求，进行额外的逻辑与物理层面的优化。

会。EasylogicECO 的结果针对最短路径进行优化。它并非逐个计算每个单元的延迟，而是依据逻辑层级选择合适的补丁逻辑，依据物理位置挑选最适合的闲置单元，并根据所需的扫描链功能，从时钟树中为每个生成的测试寄存器选取合适的时钟信号。

了解更多，请参阅技术文档《基于RTL以及全模块操作的功能性ECO设计方法论》